低抖动的480,MHzCMOS电荷泵式锁相环

摘要:本文设计了一款用于USB 2.0时钟发生作用的低抖动、低功耗电荷泵式锁相环电路。其电路结构包含鉴频/鉴相器、电荷泵、环路滤波器、压控振荡器和分频器。电路设计是基于CSM 0.18μm CMOS工艺,经HSPICE仿真表明,锁相环输出480 MHz时钟的峰峰值抖动仅为5.01 ps,功耗仅为8.3 mW。

关键词:锁相环;电荷泵;压控振荡器

Abstract: This paper presents a low noise、low power charge pump phase locked loop which is used as clock generator for USB2.0, The active circuit was implemented in CSM 0.18um CMOS technology. The whole PLL consists of phase/frequency detector、charge pump、loop filter、voltage control oscillator and frequency divider. Simulation result shows that, when output frequency is 480MHz, PLL peak to peak jitter is only 5.01ps and power consume is only 8.3mW.

Keywords: low noise;charge pump;VCO

1绪论

随着微电子技术的发展,微处理器等系统主频的不断提高,通信速度的不断提高,系统对时钟生成恢复电路的要求越来越高,计算机需要处理的数据越来越多。接口,作为计算机与外设数据交换的通道,传输速度的要求随着数据量的增加而不断提高。在市场的推动下,USB 2.0 接口因为其高速和热插拔特性在现代消费类电子接口技术上有着广泛的应用。根据接收的数据恢复数据和时钟,提供给数字系统一个精准的一个低抖动、与工艺无关数据时钟在数据接收部分非常关键,因此对锁相环电路的研究和设计也就具有了更加重要的意义。

由于电荷泵锁相环具有频率获取能力、理论上无限大的频率牵引范围和零静态相位误差,因此电荷泵锁相环成为了现代最流行的锁相环结构[1]。图1-1为本篇论文的锁相环的整体结构框图,它主要包含三个基本部件: 鉴相\鉴频器(Phase\Frequency Detector,PFD )、环路滤波器(Loop Filter,LPF)和压控振荡器(Voltage Controlled Oscillator,VCO )。另外,为了实现频率倍增,在锁相环反馈回路中加入了一个分频器,把输出频率分频后与输入参考频率比较。另外,USB 2.0所要求的时钟占空比为50%,所以需要在VCO的输出加一个输出占空比为50%的转换电路。

输出频率为Fout =NFref =F0 +vcKvco,其中Fref 是输入频率,F0 是压控振荡器的中心频率,Kvco是压控振荡器的增益。本文首先对锁相环的数学模型进行了理论推导,然后根据理论对锁相环的各个子模块电路进行了设计,并给出了整个锁相环的仿真结构,最后给出结论。

2锁相环的数学模型

锁相环是一个非线性系统[2],但是,如果锁相环处于锁定状态时,我们可以用线性模型来分析它。锁相环处于锁定状态是指由鉴相\鉴频器产生的相位误差信号Ve为一个固定的值。这时,输出信号和输入参考信号的频率完全相等;如果PLL用作一个频率合成器,那输出频率就是输入频率的N倍。图2是一个基本的PLL线性模型图。在这节中我们将一步一步推导出锁相环的闭环增益H(S),并由此得到锁相环两个重要的参数:固有频率ωn和阻尼系数ξ。

在锁相环内部,鉴相\鉴频器产生的相位误差信号V是由输入参考相位θ和反馈相位θ的差,乘上鉴相\鉴频器的增益K得到的:

V(S)=K [θ(S)-θ(S)]=Kθ(S)

这个相位误差电压通过环路滤波器产生了VCO的控制电压:

V(S)=V(S)F(S)

VCO的工作就像一个理想的积分器,它的传输函数是,则输出相位可以表示为

θ(S)=

输出相位被反馈,并通过一个N分频的环路分频器,产生了反馈相位θ:

θ(S)=

由此便可以得出锁相环的传输函数H(S)

H(S)==(1)

锁相环的传输函数具有低通特性。这意味着如果输入参考相位变化非常缓慢,输出相位将跟踪它的变化。

本文中锁相环采用如图3所示的环路滤波器,这是一个二阶滤波器。但C1的作用只是防止V的纹波干扰,它的取值一般为C2的1/10。由于这个原因,这个环路滤波器可以看作一阶滤波器,它的传输函数(S)可表示为:

F(S)=R+

代入式(1)中,得到:

H(S)=

=N(2)

由上式可以得出锁相环两个重要的参数:固有频率ω和阻尼系数ξ

ω= (3)

ξ= (4)

固有频率ω和阻尼系数ξ是锁相环系统级设计中两个关键的参数。使用S域坐标可以方便地说明它们的意义[3]。

我们可以看到,极点以θ=sin-1ξ的角度距离原点ω。阻尼系数ξ是稳定性的量度。如果ξ等于零,则极点位于虚轴上,系统将以ω的频率稳态振荡。当ξ增大,极点会移向左半平面,系统也因此变得稳定。在这种情况下,系统的脉冲响应是一个以ω频率的阻尼振荡。阻尼系数ξ越大,系统越稳定,但系统的稳态时间也越长。为了在两者之间折中,我们取ξ==0.707。

固有频率和阻尼系数同样影响到锁相环的环路带宽。锁相环的3-dB带宽为[4]:

ω=ω

其中,α等于:

α=2ξ+1-4ξ-

在整个锁相环中,压控振荡器是最大噪声源,而且它的噪声具有高通特性。为了抑制VCO噪声,一般将锁相环的3-dB带宽选取得稍大一些。在本论文中,锁相环的3-dB带宽等于1 MHz。固有频率ω和阻尼系数ξ这两个参数确定下来后,我们可以由它们代入式(3)(4)解出环路滤波器的参数C1、C2、R2。

3子模块设计

3.1 鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)的设计

图5所示的电路图包括了鉴频鉴相器(PFD)、电荷泵(CP)和环路滤波器(LPF)。本文采用的VCO随着控制电压的升高,频率是降低的。故在电荷泵中,dn信号为高时,环路滤波器中的电容放电,使控制电压下降,VCO频率升高;而up控制上面的开关,当其有效时,环路滤波器中的电容充电,VCO频率降低。

在电荷泵的电路设计中,由于模拟电路采用的电源电压为3.3 V,因此采用共源共栅的电流镜来减小Icharge和Idischarge之间的失配。同时,为了降低时钟馈通效应,以及开关管m0、m1、m6、m7的沟道电荷注入效应,在电路中增加开关管m2、m3、m4、m5,并且开关管m0、m1、m6、m7选用最小的沟道长度,在其满足通过电流源的电流的条件下宽长比尽可能小。采用单位增益放大器使得Vc与节点C的电压保持一定,从而降低Vc和节点A,B的电荷分享效应。

3.2 压控振荡器(VCO)

现代CMOS工艺中,环型振荡器应用广泛,而且偶数级延时单元构成的环型振荡器可以方便地产生同相和正交相输出信号,不需要多相滤波器等后续处理电路[5]。所以本文采用四级延迟单元组成的环形振荡器,并且用控制电压Vc控制延迟单元的延迟时间,如图6所示。

锁相环结构中,产生相位噪声的最主要模块是VCO,所以VCO必须对电源电压和衬底噪声不敏感,差分缓冲级(Differential Buffer Stage)延迟单元正好可以满足这个要求,每个延迟单元包含一组源极耦合的差分对,其负载由栅漏短接的PMOS管和用VBP偏置的同样尺寸的两个PMOS管并联组成。通过改变的大小可以改变延迟单元负载阻抗的VBP大小,从而改变了延迟单元的延时。

采用单个MOS管作为延迟单元的可调电阻负载,负载一般都是非线性的,非线性负载会将共模噪声转变为差模噪声,从而影响到延迟时间。而图6中延迟单元的负载为两个MOS管并联组成,其电流电压特性关于电压摆幅的中点对称,由于其具有对称性,虽然也是非线性的,可将一阶耦合项消除掉,只留下高阶项,从而较大程度上可以减小电源上的共模噪声所引起的抖动。

另外,为了降低电源电压噪声对环形振荡器的影响,本文采用负反馈的动态偏置方式来对延迟单元进行偏置,如图6所示。该偏置电路由一个运放和两个半镜像电路组成,由运放输出产生的VBN动态地调整流过镜像电路和延迟单元的电流,直到VA、VBP和Vc相等,负反馈有效地提高了电流源的输出阻抗,使其电流和电源电压和衬底电压无关。同时,由于采用了自偏置技术,此延迟单元对电源噪声和衬底噪声不敏感,且不需要额外的带隙基准来对运放和延迟单元进行偏置。

3.3 50%占空比转换电路

USB 2.0所要求的时钟占空比为50%,需要在VCO的输出加一个输出占空比为50%的转换电路。传统的做法是在VCO的输出加一个2分频器电路[6]。采用该种方法将使VCO的工作频率是输出频率的两倍,这将限制最大的输出频率。为此,本论文采用一个双端变单端的转换电路,该电路同样能输出一个占空比为50%的方波,而且VCO的工作频率无需是输出频率的两倍。电路如图7所示,它包括两个反相NMOS差分对放大器、两个PMOS共源放大器和一个NMOS电流镜。由于两个NMOS差分对的电流和VCO延迟单元的偏置电流一样,所以该NMOS差分对放大器能够准确地接收VCO延迟单元输出的共模电压,NMOS差分对放大器对信号进行放大并给PMOS共源放大器提供一个直流偏置电压,PMOS共源放大器再对信号进行放大并通过一个NMOS电流镜转换成单端输出,实现双端转单端的功能,并且输出占空比为50%。

4整体仿真结果

在前文子电路分析与设计的基础上,采用CSM 0.18μm CMOS模型对整体电路进行了仿真。其中,输入参考频率Fref =12 MHz,分频器N = 40,输出频率为12MHz*40 = 480 MHz。图8为锁相环版图和输出抖动图,从图中看到,在锁相环输出频率为480 MHz时,峰峰抖动是5.01 ps。整个芯片中模拟电路用3.3 V供电,数字电路用1.2 V供电,功耗仅为 8.3 mW。

5总结

本文以“自顶而下”的方法设计了一款480 MHz、用于USB 2.0的时钟产生功能的、低噪声、低功耗CMOS锁相环。本文首先从锁相环的数学模型入手,缜密地推导出了锁相环的传输函数和两个对锁相环性能有巨大影响的参数:固有频率ωn和阻尼系数ξ;接着详细分析了构成锁相环的各个子电路:鉴频/鉴相器、电荷泵、压控振荡器等。最后将整个锁相环进行了整体仿真。仿真结果表明,在输出频率为480 MHz时,峰峰值抖动仅为5.01 ps,功耗仅为8.3 mW。设计完全可以满足USB 2.0时钟的要求。

参考文献

[1]Behzad Razavi, “Design of Analog CMOS Integrated Circuits”, McGraw-Hill Higher Education, 2001.

[2] F. M. Gardner, Phaselock Techniques, 2nd Edition. John Wiley & Sons, New York, NY 1979.

[3] G. F. Franklin, J. D. Powell, and A. Emami-Naeini, Feedback Control of Dynamic Systems, 3rd Edition. Addison-Wesley, Reading, MA 1994.

[4] U. L. Rohde, Microwave and Wireless Synthesizers: Theory and Applications.John Wiley & Sons, New York, NY 1997.

[5] Yan W S T, Luong H C.A 900 MHz CMOS low- phase noise vo1tage-controlled ring oscillator. IEEE Transactionson Circuits and Systems , 2001 , 48 (2 ): 216-221.

[6] I.Young et al, A PLL clock generator with 5 to 110 MHz of lock range for microprocessors , IEEE J. Solid-State Circuits, vol. 27, no.11, pp. 1599-1607, Nov. 1992.

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